Na sexta-feira, a JEDEC Association publicou especificações preliminares para a quarta geração de memória de alta largura de banda (HBM4), à medida que se aproxima de concluir o padrão HBM4 DRAM. Conforme relatado, a nova especificação suporta uma interface de 2048 bits por pilha, com uma taxa de transferência de dados inferior à do HBM3E. Além disso, o HBM4 suporta uma gama mais ampla de camadas de memória para melhor atender a diferentes tipos de aplicações.
O novo padrão HBM4 especificará camadas de 24 Gb e 32 Gb e oferecerá configurações para pilhas TSV de 4, 8, 12 e 16 de altura. O comitê inicialmente concordou com bins de velocidade de até 6,4 GT/s, com discussões em andamento sobre alcançar uma taxa de transferência de dados ainda maior.
Uma pilha de 16 de altura baseada em camadas de 32 Gb oferecerá uma capacidade de 64 GB, o que significa que um processador com quatro módulos de memória pode suportar 256 GB de memória com uma largura de banda máxima de 6,56 TB/s usando uma interface de 8.192 bits.
Embora o HBM4 apresente um número de canais dobrado por pilha em comparação com o HBM3 e uma pegada física maior para garantir compatibilidade, um único controlador pode trabalhar com HBM3 e HBM4. No entanto, serão necessários diferentes interposers para acomodar as várias pegadas. O que é notável é que a JEDEC não mencionou nada sobre integrar a memória HBM4 diretamente nos processadores, e isso é talvez a parte mais intrigante sobre esse novo tipo de memória.
No início deste ano, a SK hynix e a TSMC anunciaram uma colaboração para desenvolver bases de HBM4. Mais tarde, no European Technology Symposium 2024, a TSMC confirmou que usaria suas tecnologias de processo 12FFC+ (classe 12nm) e N5 (classe 5nm) para fabricar essas bases.
O processo N5 da TSMC permite mais lógica integrada e recursos, com pitches de interconexão de 9 a 6 microns, o que é crucial para a integração no chip. O processo 12FFC+, derivado da tecnologia FinFET de 16nm da TSMC, permitirá a produção de bases de baixo custo que conectam a memória aos processadores hospedeiros usando interposers de silício.
O HBM4 é projetado principalmente para atender às demandas de IA generativa e computação de alto desempenho, que exigem manipulação eficiente de grandes conjuntos de dados e realização de cálculos complexos. Portanto, dificilmente veremos HBM4 em aplicações para clientes, como placas gráficas.
Fonte: JEDEC
