Assim como as tecnologias de processo usadas para fabricar chips lógicos, os ICs de DRAM precisam do uso de litografia EUV à medida que os transistores ficam menores. Atualmente, a Samsung e a SK hynix usam EUV para algumas camadas, o que é caro. Para tornar o EUV consideravelmente mais barato, os fabricantes de DRAM terão que adotar transistores tridimensionais e novas estruturas de DRAM, disse um pesquisador da SK hynix em uma conferência da indústria, relata The Elec.
Os fabricantes de DRAM se esforçam constantemente para tornar suas células de memória o menor possível e fazer seus ICs o mais compacto possível para serem mais competitivos. Para isso, eles geralmente adotam novas tecnologias de processo e, ocasionalmente, adotam novas estruturas de células de DRAM (uma vez por década, aproximadamente). As DRAMs de hoje usam design de célula 6F^2 (6F2), por exemplo, que tem usado transistores tridimensionais FinFET por mais de uma década; a DRAM tem usado transistores simples principalmente porque cada novo nó de processo introduziu novas maneiras de encolher as células de DRAM, o que era tudo o que os fabricantes de memória precisavam.
Mas preservar as células 6F^2 e os transistores simples com EUV não parece tão frutífero quanto se pensava, de acordo com o pesquisador da SK hynix, Seo Jae Wook, que falou em um evento da indústria. Ele diz que com transistores de canal vertical (VCTs), ou DRAM 3D, “o processo pode ser projetado para reduzir o custo dos processos EUV pela metade”.
Enquanto isso, o The Elec diz que a SK hynix está se preparando para unir VCT e design de célula 4F^2 (4F2) para fazer DRAMs ultra-densas (discutivelmente, um movimento arriscado, mas ambicioso). No entanto, o fabricante de memória não confirmou tais planos publicamente. Portanto, quando a SK hynix começar a usar EUV mais extensivamente vários anos depois, terá experiência tanto com VCTs (por exemplo, FinFET ou até transistores gate-all-around) quanto com estruturas de células 4F^2. Este último promete reduzir a densidade da DRAM em 30% em comparação com 6F^2 no mesmo nó.
O fabricante de ferramentas de fabricação Tokyo Electron antecipa que DRAMs usando transistores de canal vertical (VCTs) e um design de célula 4F^2 começarão a aparecer por volta de 2027 a 2028. A empresa também espera que, para produzir essas DRAMs baseadas em VCT, os fabricantes de memória precisarão adotar novos materiais para capacitores e bitlines.
SK hynix e Samsung supostamente visam aplicar design de célula 4F^2 com suas tecnologias de processo sub-10nm, embora os detalhes sejam escassos. O processo de fabricação de DRAM de primeira geração sub-10nm da Samsung ainda está a duas gerações de distância. Atualmente, o nó de produção de DRAM mais avançado da Samsung é sua tecnologia de 5ª geração de classe 10nm (12nm), que começou a usar em meados de 2023. De acordo com um slide vazado no início deste ano, a Samsung planeja desenvolver mais dois processos de fabricação de classe 10nm antes de introduzir o nó sub-10nm de primeira geração, que deve estrear na segunda metade da década.
Além de usar EUV, design de célula 4F^2 e transistores VCT, a Samsung planeja implementar tecnologia de processo DRAM empilhada no início da década de 2030, o que aumentará ainda mais a densidade de seus dispositivos de memória na próxima década.
Fonte: The Elec
