A Alphawave Semi, uma designer de IP e chips por contrato, desenvolveu o primeiro chiplet UCIe de 3nm da indústria que permite conectividade die-to-die para sistemas em pacotes (SiPs) feitos na tecnologia de embalagem chip-on-wafer-on-substrate (CoWoS) da TSMC. O chiplet é direcionado para setores de alta demanda, como hyperscalers, HPC e IA, permitindo aos usuários construir uma ampla gama de SiPs.
“Alcançar a ativação bem-sucedida de silício do subsistema UCIe de 3nm a 24 Gbps com a embalagem avançada da TSMC é um marco significativo para a Alphawave Semi e ressalta a expertise da empresa em utilizar o ecossistema TSMC 3DFabric para entregar soluções de conectividade de ponta,” disse Mohit Gupta, VP sênior e GM de Silicon Customizado e IP da Alphawave Semi.
Embora o chiplet de 3nm possa ser usado separadamente para conectar chiplets compatíveis com UCIe 1.1, o principal objetivo do IP é ser integrado a outros chiplets para permitir a conectividade die-to-die, seja pela Alphawave Semi (para seus clientes) ou por empresas licenciando o IP. A interface IP de 3nm comprovada em silício é um grande avanço para o mercado, pois permite a construção de SiPs multi-chiplets, implementados usando o processo de fabricação mais avançado da TSMC até hoje.
Como os nós de produção N3 da TSMC são caros de usar, a desagregação de grandes designs monolíticos é uma boa maneira de melhorar os rendimentos — e é aqui que o IP de interface die-to-die de 3nm comprovado em silício da Alphawave entra em jogo. A compatibilidade com o CoWoS da TMSC é uma capacidade importante para o IP.
O chiplet de 3nm suporta uma densidade de largura de banda de 8 Tbps/mm e é direcionado para a embalagem CoWoS 2.5D baseada em interposer de silício da TSMC — a mesma embalagem que a Nvidia usa para seus GPUs Hopper H100 e de próxima geração Blackwell B100 e B200 para aplicações de IA e HPC. O subsistema UCIe da Alphawave Semi inclui tanto IP PHY quanto controlador, e suporta uma ampla gama de protocolos — incluindo streaming, PCIe, CXL, AXI-4, AXI-S, CXS e CHI. O chiplet pode conectar uma variedade de componentes de 3nm em um SiP.
O IP do subsistema UCIe da Alphawave Semi adere à especificação UCIe mais recente, Rev 1.1, e está equipado com extensas funcionalidades de teste e depuração, incluindo JTAG, BIST, DFT e Known Good Die (KGD). Outro destaque deste IP é sua capacidade de monitorar a integridade das lanes em tempo real — o que melhora muito a robustez do SiP.
Fonte: Tom’s Hardware