O UCIe Consortium lançou na quarta-feira a versão 2.0 da especificação UCIe, que traz suporte para a gestão padronizada da arquitetura do sistema entre diferentes chiplets e suporte para empacotamento 3D de chiplets com ligação híbrida e pitches de bump de tamanhos variáveis. A nova especificação facilita o desenvolvimento, construção e gerenciamento de system-in-packages (SiP) contendo chiplets de diferentes fornecedores.
Por enquanto, os SiPs com chiplets UCIe precisam usar múltiplas estruturas de gerenciamento para cada chiplet se utilizarem chiplets de mais de um fornecedor. A especificação UCIe 2.0 introduz uma arquitetura de sistema de gerenciamento padronizada que aborda gerenciabilidade, testabilidade e depuração (Dfx) em vários chiplets ao longo do ciclo de vida do SiP. Além disso, a nova especificação define a arquitetura UCIe DFx opcional (UDA), que integra testes, telemetria e tecido de depuração independentes do fornecedor dentro de cada chiplet para simplificar o desenvolvimento e a ativação de sistemas multi-chip em pacotes.
Outra característica chave do UCIe 2.0 é o suporte para empacotamento 3D. O UCIe-3D é otimizado para ligação híbrida suportando bumps que podem ser de 1 mícron ou menores, de 10 a 25 mícrons, para fornecer flexibilidade e escalabilidade. Para colocar esses números em contexto: a tecnologia Foveros 3D da Intel apresenta pitches de bump de 36 mícrons, suportando até 770 microbumps por milímetro quadrado e 160 GB/s por mm de largura de banda. Avanços futuros incluirão microbumps de 25 mícrons e 18 mícrons — aumentando significativamente as densidades de interconexão. O UCIe-3D suportará densidades muito além das atualmente previstas pelos fabricantes de chips; a especificação é destinada ao uso a longo prazo.
Por fim, a especificação UCIe 2.0 inclui designs de pacote otimizados para garantir interoperabilidade e testes de conformidade eficazes. O objetivo dos testes de conformidade é verificar os recursos suportados pelo dispositivo em teste (DUT) contra uma implementação de referência UCIe conhecida e boa. Esta especificação estabelece uma estrutura inicial para testar componentes físicos, adaptadores e protocolos.
“O UCIe Consortium está apoiando uma ampla gama de chiplets para atender às necessidades da indústria de semicondutores em rápida mudança”, disse Cheolmin Park, presidente do UCIe Consortium e VP Corporativo da Samsung. “A especificação UCIe 2.0 baseia-se em iterações anteriores, desenvolvendo uma pilha de soluções abrangente e incentivando a interoperabilidade entre soluções de chiplet. Este é mais um exemplo da dedicação do Consórcio ao florescente ecossistema de chiplets abertos.”
Fonte: Tom’s Hardware
